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EPP (puerto paralelo mejorado)


Enhanced Parallel Port.
La principal motivación del EPP es incrementar el rendimiento para trasferencias de datos bidireccionales en modo de bloques. Esto se consigue en gran parte mediante el soporte hardware explícito de los protocolos de transferencia de datos que proporciona hoy en día la manipulación software en el anfitrión de las líneas de propósito general del puerto paralelo estándar (standard parallel port, SPP). El SPP puede desarrollar unas ráfagas de transferencia de datos de entre 50KB y 150KB por segundo. Las actuales implementaciones EPP pueden desarrollar ráfagas de transferencias de datos de 2MB por segundo.

EPP mantiene una compatibilidad hacia atrás completa con las funciones e interfaces AT y PS/2 existentes. Los dispositivos no EPP existentes pueden conectarse a un puerto EPP, aunque tales dispositivos no serán capaces de aprovechar el modo EPP.


ECP (puerto con capacidades extendidas)


Extended Capabilities Port.
ECP mejora el ancho de banda de E/S para satisfacer las demandas de periféricos de alto rendimiento. Los modos ECP son conformes a las convenciones y filosofías establecidas por el estándar IEEE P1284 y serán implementados en las futuras generaciones de anfitriones y periféricos. Para obtener el rendimiento máximo, se necesita hardware ECP tanto en el periférico como en el anfitrión. ECP proporciona una serie de ventajas, algunas de las cuales se indican a continuación:

Canales half-duplex hacia delante y hacia atrás de alto rendimiento.
Protocolo de transferencia entrelazado para una transferencia rápida fiable.

Compresión single byte RLE opcional para un ancho de banda mejorado (64:1).

Direccionado de canal para periféricos de bajo coste.

Mantiene la separación entre la capa de datos y la de conexión.

Permite el uso de controladores de salida activos 5. permite el uso de temporizado de señal
adaptable.

Capacidad Peer-to-peer.

UART 16550


La UART (Universal Asynchronous Receiver/Transmitter) 16550 con FIFO realiza la conversión de datos entre interfaces serie y paralelo. La CPU puede leer el estado completo de la UART en cualquier momento durante la operación funcional. En el modo FIFO, se aplica un buffer FIFO de 16 bytes a transmisor y receptor para reducir el número de interrupciones presentadas a la CPU.

 

Atención: Esta página se distribuye tal cual con fines didácticos. El autor no se hace responsable de las consecuencias que el uso, indebido o no, de la información que contiene, pueda producir.

 

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